热销产品
查看更多 >>
首页产品大全TI/德州
SN74LS165ADR 串行输出移位寄存器
SN74LS165ADR 串行输出移位寄存器
SN74LS165ADR的说明
' 165和' LS165A是8位串行移位寄存器，计时时将QA方向的数据向QH方向移位。通过移位/加载(SH/LD\)输入端的低电平使能的八个独立的直接数据输入，可以并行访问每一级。这些寄存器还具有门控时钟(CLK)输入和第8位的互补输出。所有输入均采用二极管箝位，以最大限度地降低传输线效应，从而简化系统设计。

时钟通过一个双输入正或非门实现，允许一个输入用作时钟抑制功能。保持任一时钟输入为高电平会禁止计时，保持任一时钟输入为低电平且SH/LD\为高电平会使能另一个
价格: ￥1.500 - ￥2.500
库存: 41977
积分: 0
数量：
数量 单价 折扣
1-49 ￥2.50 ￥0
50-99 ￥2.00 ￥0.5
>=100 ￥1.50 ￥1
        
详细介绍
商品属性
售后服务
评价信息(0)
商品咨询
SN74LS165ADR的特性
●互补输出
●直接覆盖负载(数据)输入
●门控时钟输入
●并行到串行数据转换
 
SN74LS165ADR的说明
' 165和' LS165A是8位串行移位寄存器，计时时将QA方向的数据向QH方向移位。通过移位/加载(SH/LD\)输入端的低电平使能的八个独立的直接数据输入，可以并行访问每一级。这些寄存器还具有门控时钟(CLK)输入和第8位的互补输出。所有输入均采用二极管箝位，以最大限度地降低传输线效应，从而简化系统设计。
 
时钟通过一个双输入正或非门实现，允许一个输入用作时钟抑制功能。保持任一时钟输入为高电平会禁止计时，保持任一时钟输入为低电平且SH/LD\为高电平会使能另一个时钟输入。只有当CLK为高电平时，时钟抑制(CLK INH)才应改变为高电平。只要SH/LD\为高，就禁止并联加载。当SH/LD\为低电平时，并行输入端的数据直接载入寄存器，与CLK、CLK INH或串行(SER)输入的电平无关
以上为部分热销到货产品，电容、电阻等其他物料可以联系我司
电话:+86-0755-83681378
传真:+86-0755-83687442
移动电话:13502856648
联系QQ：800007218
联系人:黄小姐、陈先生、陈小姐
为您推荐